SIDesigner实现并行接口信号完整性分析案例

2021.08.31

前言

并行接口如DDR、EMMC等在消费类电子以及高端服务器产品中应用越来越广泛，数据速率越来越高。由于并行接口同步切换时各信号之间相互干扰较强，且电流较大，抖动以及电源噪声会造成较大的系统时序损失，而一旦设计完成再发现问题重新设计会造成较大的成本损失。因此在设计前以及设计中对并行接口进行信号完整性、电源完整性分析以确保设计速率满足规格要求是信号完整性工程师的一个主要任务。

进行信号完整性分析一般分为EM仿真器物理建模和用SPICE工具进行系统时序电路分析两个步骤，而在pre-layout阶段，由于缺少具体的layout物理设计，通常选用相近似的PCB或者package设计模型并根据实际情况用传输线模型以及过孔模型来进行评估，从而在设计初期对系统结果有一定预期。SIDesigner作为信号完整性与电源完整性电路级仿真平台，可以在PCB、Package物理模型已有的情况下进行系统级信号完整性、电源完整性分析，或者pre-layout阶段的系统时序性能评估。本案例介绍基于SIDesigner仿真平台的pre-layout阶段并行接口信号完整性分析，案例涉及IBIS模型、S参数模型以及传输线模型等。

一、仿真准备工作

在仿真评估开始前，必须对要仿真对象全貌以及要评估的内容进行充分的准备，所谓garbage-in garbage-out。本案例以LPDDR3为例，对其中的一个byte进行信号完整性评估，准备工作如下：

1、DDR接口速率：简单起见以1Gbps为例。

2、DDR TX/RX IO模型：以下为例，TX为controller，需控制芯片IP提供商提供IO模型，RX为DRAM，需要DRAM厂商提供对应的IO模型。

3、Channel模型：封装模型由DRAM、controller厂商提供，PCB由于还未设计，以接近设计的传输线模型代替。

4、电源模型：在pre-layout阶段评估，以理想电源代替，暂不考虑电源噪声的影响。

以上准备工作就绪后，即可开始在SIDesigner中进行系统级信号完整性仿真工作。

二、SIDesigner进行并行接口信号完整性仿真具体步骤。

本案例的最终电路结构图示如下，下面将分步介绍案例在SIDesigner中的创建过程。